Conception d’une mémoire cache L1 asynchrone pour un processeur ARM

Résumé

Les processeurs conçus par Octasic séparent actuellement le centre de traitement du processeur (CPU) asynchrone des mémoires d’instructions et de données synchrones. Le CPU est scindé en plusieurs unités d’exécutions (XUs) qui sont synchronisées par un système de jetons, qui utilise un protocole de communication basé sur les transitions. Un jeton est associé à chaque ressource du processeur (mémoire d’instructions et de données, fichier de registre, branchement conditionnel, etc.) et ceux-ci sont partagés au sein des XUs. Lorsqu’on accède la ressource, le jeton est utilisé puis relâché en fonction d’un délai proportionnel au temps de propagation de la logique combinatoire de la ressource. Ce type d’architecture asynchrone permet de réduire de moitié l’énergie consommée lors de l’exécution d’une tâche, comparativement à un processeur équivalent synchrone. Dans le cadre de ce projet, le but est d’améliorer l’accès à la mémoire L1, qui impose présentement une pénalité de synchronisation de 2 cycles d’horloge lors de la lecture d’une instruction ou d’une donnée. Le premier objectif consiste donc à supprimer cette latence due à la synchronisation. D’une autre part, le réseau de distribution de l’horloge synchrone est responsable d’une portion considérable de l’énergie consommée par le processeur. Le deuxième objectif est donc d’améliorer l’efficacité énergétique de la cache en implémentant une architecture asynchrone, tout en réduisant la complexité du pipeline. De plus, un des objectifs complémentaires est d’augmenter le débit du transfert de données entre les niveaux L1 et L2 de la mémoire. Ce mémoire introduit un type de pipeline asynchrone novateur développé pour une cache d’instruction L1. Ce pipeline asynchrone auto-cadencé intègre certaines caractéristiques de l’architecture basée sur le partage par les jetons d’Octasic et des éléments Click. Des simulations et une analyse temporelle post-placement ont été réalisées et basées sur une librairie CMOS 28nm fournie par CMC Microsystems. L’analyse a démontré que l’efficacité énergétique de la cache d’instruction a été améliorée d’au moins 21%, tout en réduisant le temps d’accès moyen à la mémoire de 25%. Les résultats colligés révèlent que la cache conçue est particulièrement efficace lorsqu’on tient compte des procédures de purge du pipeline d’exécution du CPU, en réduisant jusqu’à 68% de la consommation énergétique dynamique. La cache L1 d’instruction asynchrone développée dans le cadre de cette maîtrise a fait l’objet d’une publication à la 21ème conférence internationale IEEE International Symposium on Asynchronous Circuits and Systems (IEEE ASYNC 2015).

Date	15 déc. 2015
langue originale	Français
Établissement diplômant	École de technologie supérieure
Superviseur	François Gagnon (Directeur(-trice)) & Ghyslain Gagnon (Codirecteur(-trice))