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Enhancement and validation of a test technique for integrated circuits

Traduction de l'intitulé de la thèse: Amélioration et validation d'une technique de test pour circuits intégrés
  • Roger El-Kafrouni

Thèses et mémoires: Mémoire de maîtriseMaîtrise en ingénierie: Génie électrique

Résumé

Ce memoire s'interesse a une approche de test recemment developpee a I'ETS. Cette approche, appelee methode de test dc delai sans capture (Capture-less Delay Testing, CDT), a ete proposee comme technique complementaire aux approches plus traditionnelles de test visant a s'assurer que les circuits integres fonctionnent a la frequence prevue, afin d'ameliorer la couverture de test de ce type de test. CDT utilise entre autres des capteurs permettant de detecter la presence de transitions a des endroits strategiques. L'objectif de ce projet est d'ameliorer certains aspects de cette nouvelle approche. Dans un premier temps, nous allons analyser la distribution de delai des noeuds non couverts par les methodes traditionnelles de test, afin de developper la meilleure maniere de deployer les capteurs CDT. Nous presentons I'ensemble d'outils, utilisant le langage Perl, developpe a cette fin. Les resultats obtenus confirment que les chemins passant par les noeuds non couverts sont plus longs que ceux qui passent par les noeuds couverts. La difference entre les deux types de chemins represente plus de 20% de la periode d'horloge si Ton considere les delais des chemins les plus courts. Dans un deuxieme temps, nous proposons un algorithme entierement automatise qui permet, pendant les premieres etapes du processus de generation automatise des vecteurs de test: 1) d'identifier les noeuds non couverts, 2) d'identifier les emplacements des senseurs CDT sur les entrees des bascules afin d'ameliorer la couverture de test, et 3) de minimiser le nombre de senseurs selon le besoin. Nos resultats indiquent que lorsque nous appliquons CDT en complement aux methodes transitionnelles basees sur le modele de pannes de type transition nous pouvons augmenter la couverture de test de pres de 5%. De plus, ralgorithme de minimisation du nombre de senseurs de CDT permet de reduire dc plus de 85% le nombre de ces senseurs avec une perte de couverture minimale, en moyenne de 1.6%.
Date10 mai 2010
langue originaleAnglais américain
Établissement diplômant
  • École de technologie supérieure
SuperviseurClaude Thibeault (Directeur(-trice))

Mots-clés

  • Circuits intégrés Vérification Automatisation. circuits integres analogiques
  • generateur algorithmique de sequence de test
  • methode de test de delai sans capture
  • methode de test pour circuits integres

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