Analysis of clock gating impact on FPGA behavior

Résumé

Le projet de maîtrise se concentre sur la recherche de l'effet du bruit sur les délais et sur la définition du pire des cas en mode fonctionnel pendant que la méthode du conditionnement du signal d »horloge (clock gating) s'applique au circuit de mesure. Dans la revue de la littérature, des efforts sont faits pour vérifier que cette méthode est l’une des techniques de réduction de la consommation d'énergie les plus pratiques dans la conception de circuits sur FPGA. Cependant, le point qui est pris en compte dans la mesure est que cette méthode peut induire du bruit sur l’alimentation lorsque les autres parties du circuit restent actives. De plus, une seule horloge est utilisée pour éviter les produits d'intermodulation et les fluctuations indésirables. La conception proposée comprend deux lignes à retard différentes. Les deux lignes à retard sont utilisées pour calculer l'effet de bruit avec cette différence, l'une crée un codage unaire et l'autre crée à la fois le codage unaire et des impulsions. Les impulsions sont représentatives de différents retards dans la conception. Les résultats confirment la présence de deux phases transitoires: quand l’injection du bruit débute et quand elle est arrêtée. Des fluctuations de délais apparaissent pendant ces deux phases transitoires, le début de l’injection ralentissant en moyenne la logique combinatoire et la fin de l’injection l’accélérant.

Date	13 août 2021
langue originale	Anglais américain
Établissement diplômant	École de technologie supérieure
Superviseur	Claude Thibeault (Directeur(-trice))