Automated SEU fault injection framework using the Xilinx SEM IP on Zynq UltraScale+

Résumé

Les circuits intégrés programmables par l’usager (Field Programmable Gate Array, FPGA) sont largement déployés dans des environnements critiques et exposés aux rayonnements, notamment dans le domaine aérospatial, ainsi que ceux de la physique des hautes énergies et des systèmes d'intelligence artificielle embarquée. Dans les FPGA à base de SRAM, la mémoire de configuration est vulnérable aux perturbations de bits uniques (Single Event Upsets, SEU), qui sont des événements de basculement de bit causés par des impacts de particules ionisantes à haute énergie. Un SEU dans la mémoire de configuration peut altérer silencieusement la logique d'un circuit implémenté et persister jusqu'à ce que le dispositif soit reconfiguré, faisant de l'évaluation de la fiabilité des conceptions FPGA une préoccupation fondamentale en ingénierie. Le coeur IP de mitigation des erreurs douces (Soft Error Mitigation,SEM) d'AMD fournit une solution intégrée pour émuler les SEU par injection contrôlée de bits dans la mémoire de configuration des FPGA, afin d'étudier la fiabilité des conceptions FPGA. Malgré la puissance de ce coeur IP, les campagnes complètes d'injection de pannes utilisant le SEM IP ont nécessité un effort manuel considérable, limitant la portée et la reproductibilité des études de fiabilité. Cette thèse présente un cadre automatisé basé sur Python qui pilote le SEM IP via une interface UART afin de mener des campagnes systématiques d'injection de pannes sur la plateforme FPGA avec un minimum d'interventions manuelles. Le cadre automatise le cycle complet d'injection : initiation de l'injection, surveillance de la réponse du circuit sous test (DUT) via UART, journalisation des résultats et réinitialisation du SEM IP pour l'injection suivante. Trois études de cas démontrent l'applicabilité du cadre à différents types de conception. La première est une preuve de concept basée sur une machine à états finis (FSM) implémentée sous forme de trois instances parallèles pilotées par un registre à décalage à rétroaction linéaire configurable (cLFSR). Les deuxième et troisième études sont des campagnes d'injection de fautes sur deux coeurs de processeur souple RISC-V32I exécutant respectivement un générateur de suite de Fibonacci et un classificateur d'images binaires en virgule fixe. Les résultats quantifient la fraction de bits critiques de chaque conception et caractérisent les comportements de défaillance produits par les SEU, notamment la corruption silencieuse des données, les erreurs de calcul et les blocages système. Le cadre est conçu pour être indépendant de la conception, ne nécessitant qu'un canal de communication UART, et est extensible à toute cible compatible avec le SEM IP. Ce travail comble une lacune dans l'évaluation automatisée de la fiabilité à l'aide du SEM IP d'AMD et fournit une méthodologie reproductible pour la caractérisation des SEU avant déploiement des conceptions à base de FPGA.

Date	25 août 2026
langue originale	Anglais américain
Établissement diplômant	École de technologie supérieure
Superviseur	Claude Thibeault (Directeur(-trice)) & Mostafa Darvishi (Codirecteur(-trice))