Conception d'un SAR-ADC de 10/13-bit à 83kS·s-1 avec fonction de dithering

Résumé

L’objectif de ce projet est d’étudier les possibilités d’implémentation d’un système de resolution variable sur les ADC (convertisseur analogique numérique) de type SAR (registre à approximations successives). Ce système utilise une technique dite de dithering pour porter la résolution native de 10 bits à 13 bits. Afin d’évaluer les performances de cette technique, un circuit a été conçu sur la technologie GlobalFoundries CMOS 130nm. Ce rapport revient sur les différentes étape de conception, de simulation, de fabrication et de test d’un tel convertisseur. Les simulations informatiques ont montré des performances intéressantes en mode natif avec un ENOB moyen de 9.88 bits. En mode dithering la résolution est portée à 11.4 bits en simulation. Malheureusement, des problèmes sur les puces fabriquées n’ont pas permis de valider le concept expérimentalement. La dernière partie de ce mémoire présente des considérations plus théoriques et s’attache à maximiser les performances du concept en proposant notamment le remplacement du dithering sous forme de moyennage par une recherche dichotomique. Dans notre cas, l’utilisation d’un tel algorithme réduirait le nombre de conversions nécessaires de 15 à 4 pour un résultat identique. Enfin, un article intitulé "A Calibration-Free 13-Bit 0.9 V Differential SAR-ADC with Hybrid DAC and Dithering" a été accepté à la conférence IEEE International Symposium on Circuits and Systems 2017 (en abrégé ISCAS).

Date	8 juin 2017
langue originale	Français
Établissement diplômant	École de technologie supérieure
Superviseur	Nicolas Constantin (Directeur(-trice)) & Frédéric Nabki (Codirecteur(-trice))