Mise en oeuvre et validation d’une méthodologie estimant la sensibilité des blocs d’entrée/sortie des FPGA à base de SRAM face aux radiations

Résumé

De nos jours, l’effet des radiations cosmiques sur l’électronique est devenu la preoccupation par excellence des intervenants qui sont intéressés par la robustesse des circuits intégrés. Plusieurs études ont été menées dans cette optique, essentiellement pour les applications spatiales où les environnements sont denses en ce qui a trait aux particules qui peuvent engendrer le dysfonctionnement voir la destruction de ces applications, lorsque ces particules interagissent avec les circuits intégrés. Les circuits tolérants aux radiations semblent être une bonne solution pour améliorer la robustesse de ces circuits. Cependant, ces circuits sont généralement plus coûteux et ils ont quelques noeuds technologiques en retard sur les circuits non tolérants. Les concepteurs préfèrent alors utiliser des circuits conventionnels et appliquer des méthodes de mitigation afin d’améliorer la tolérance aux erreurs passagères. Afin d’améliorer la tolérance et la fiabilité des circuits conventionnels, il est indispensable d’analyser la vulnérabilité de ces circuits dans les différents niveaux du flot de conception. Ceci se traduit par une adaptation des méthodes de conception conventionnelles afin d’intégrer la tolérance aux erreurs causées par les radiations. Dans cette thèse, nous sommes principalement intéressés à élaborer, mettre en oeuvre et valider une approche méthodique permettant d’estimer la sensibilité des ressources requises pour l'implémentation d'applications avioniques dans les circuits intégrés programmables (FPGA) à base de mémoire SRAM, par rapport aux événements singuliers (Single Event Upset, SEU) et multiples (Multiple Bit Upset, MBU). En effet, les FPGA à base de mémoire SRAM sont de plus en plus utilisés par l’industrie de l’aérospatial grâce à leurs caractéristiques de prototypage rapide et de reconfiguration sur site bien qu’ils soient vulnérables aux radiations. Nous proposons une nouvelle méthodologie qui étudie les effets des évènements singuliers (SEU et MBU) sur les blocs d’entrée/sortie (IOB) des FPGA à base de SRAM. Plus précisémment, cette étude propose un modèle de pannes de délai permettant de caractériser l’impact de ces évènements sur les IOB. Dans ce contexte, cette thèse s’est appuyée sur l’étude de deux FPGA (Virtex-5 et Artix-7) de la société Xilinx. Deux différentes techniques ont été utilisées pour générer des SEU, à savoir l’injection de pannes et les expériences réelles d’irradiation. Les résultats obtenus durant les expériences d’irradiation ont montré l’existence de délais dans les IOB induits par les SEU de l’ordre de 6.2 ns pour le Virtex-5 et 3.8 ns pour l’Artix-7. Ces résultats ont été validés aussi par injection de pannes au moyen de l’utilitaire SEU Controller. Cette thèse présente aussi une étude plus poussée de l’effet des radiations sur les délais observés dans les IOB des FPGA à base de SRAM. Plus spécifiquement, cette recherche a proposé et validé des modèles de pannes permettant de décrire et de mieux comprendre les mécanismes pouvant mener aux délais observés dans les IOB. Un dernier aspect de cette thèse réside dans l’étude de la fiabilité de la robustesse de quelques techniques de mitigation appliquées à l’intérieur des IOB des FPGA à base de SRAM. Des observations importantes ont révélé que les SEU qui affectent les IOB peuvent rendre les techniques de correction et de reconfiguration (Scrubbing) insuffisantes pour corriger et éviter l’accumulation de plusieurs erreurs. Ces observations ont lancé une réflexion sur le type de technique de mitigation adéquat qui doit être utilisé dans les IOB en présence des SEU.

Date	28 août 2017
langue originale	Français
Établissement diplômant	École de technologie supérieure
Superviseur	Claude Thibeault (Directeur(-trice)) & Yvon Savaria (Codirecteur(-trice))