New circuits for time-domain signal processing in low-voltage CMOS

Résumé

Le dimensionnement agressif des technologies CMOS dans des procédés inférieurs à 100 nanomètres est la motivation de remplacer des circuits de traitement de signal en mode-tension et en mode-courant par des approches en mode temporel qui utilise des circuits numériques pour réaliser le traitement de signal. Puisque la différence de temps entre deux signaux est indépendante de leur amplitude, intuitivement, une représentation des signaux en mode temporal (« time-mode » ou TM) est censée d’être plus compatible avec les nouveaux procédés CMOS qui opèrent à des niveaux d’alimentation plus faibles. L’objectif des concepteurs de circuits TM et des chercheurs est d’identifier des nouvelles architectures de circuits pouvant executer l’opération élémentaire de traitement de signaux comme des additions, des soustractions, des multiplications, etc. Au coeur de ces efforts est la nécessité d’identifier des circuits TM qui pouvant exécuter ce type d’opération à de hauts niveaux de performance; le niveau qui est égal ou supérieur des circuits en mode-tension (VM) à des niveaux de puissances similaires. Dans la première partie de la thèse, une revue exhaustive de la littérature est présentée. La revue inclut les spécifications des convertisseurs analogique-numérique-(ADC) et tous les développements majeurs dans le domaine des convertisseurs TMΔΣ au cours de la dernière décennie. Ensuite, nous présentons une comparaison rigoureuse des circuits TM discrets aux circuits VM continus afin d’identifier les lacunes qui à besoin d’être rempli. Comme première contribution, nous proposons une expression analytique pour l’effet de bruit sur la grille de retard de transistors PMOS-NMOS de TM et VM, menant à l’expression du pic-SNR des deux architectures. La théorie proposée sur le bruit est appliquée à différent procédés CMOS et comparés dans Spectre. En plus, nous fournissons l’implémentation du IC avec les résultats de mesuré pour vérifier les résultats de l’analyse. Ensuite, comme seconde contribution, nous proposons des nouveaux sous-systèmes TM et une extension de certaines ancienne architectures diminuant les défis associés aux technologies CMOS modernes, sans affecter les métriques de performances. Le premier défi est la nécessité de délais d’une demi-période et d’une période complète pour les circuits TM, le second défi est le besoin pour les circuits TM d’effectuer des opérations arithmétiques de base (c.-à-d., addition ou soustraction) dans une large gamme linéaire et le troisième défi est de trouver comment réaliser une rétroaction négative dans le domaine du temps et le processus des signaux de haute fréquence autour de la fréquence intermédiaire (IF). Comme troisième contribution, nous présenterons une réalisation complétement numérique d’un résonateur basé en intégrateur discret sans perte (LDI) en mode TM. Le résonateur est construit avec des sous-systèmes TM dans une configuration de rétroaction négative. Ce résonateur accomplit du traitement de signal en mode temporel de haute vitesse sans les limitations imposées par des techniques de circuits par commutation du condensateur (SC), tel que des adaptations de condensateur pour réaliser des gains de signaux précis. La précision du circuit proposé est plutôt assurée par un circuit de délai adaptatif ajustant le délai de boucle dans une large bande de fréquence d’échantillonnage. L’opération du résonateur basé sur LDI du TM est validée avec des simulations au niveau du transistor et comparée au niveau système dans Simulink/MATLAB. Finalement, nous proposons une nouvelle BPΔΣTDC hautement digital pour des applications IF. Dans un premier temps, l’architecture de la conception proposée est présentée; ainsi que la présentation les performances métriques attendu. Le BPΔΣTDC est capable de modeler le bruit de quantification dans une configuration à rétroaction négative, et n’exige aucun circuit complexe de calibration pour compenser des erreurs de synchronisation. En outre, pour la première fois dans les TMSP, une compensation « direct feed-forward » est utilisée dans un circuit TDC pour atteindre un grand rapport signal sur bruit et rapport de distorsion (SNDR). Nous démontrons le circuit TDC proposé dans le procédé CMOS 130nm d’IBM pour une tension d’alimentation aussi basse que 1.2 V. Une gamme de fréquence d’échantillonnage continue de 4 MHz à 42.8 MHz est réalisée pour numériser un signal centré à un quart de la fréquence d’échantillonnage. Cette conception atteint un sommet de SNDR de 39.5 dB sur une bande passante de 0.2 MHz pour une fréquence d’échantillonnage maximale de fs=42.8 MS/s tout en consommant une puissance moins faible que 5 mW. De plus, nous identifions des orientations de recherche futures pour des conceptions de circuits en TM et dans la réalisation d’ordre élevé de BPΔΣTDC pour recherche.

Date	1 nov. 2018
langue originale	Anglais américain
Établissement diplômant	École de technologie supérieure
Superviseur	Ghyslain Gagnon (Directeur(-trice)) & Gordon W. Roberts (Codirecteur(-trice))