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Nouvelle technique de test de type délai plus robuste à la variation d'impédance du réseau de distribution d'alimentation

  • Ali Louati

Thèses et mémoires: Mémoire de maîtriseMaîtrise en ingénierie: Génie électrique

Résumé

De nos jours, le test de balayage à vitesse nominale (SBAST, Scan Based at-Speed Testing) est l’approche de test de type délai la plus dominante. Ce type de test vient avec certains inconvénients, comme le bruit de tension d’alimentation (PSN, Power Supply Noise) produit pendant le mode test, qui diffère de celui induit pendant le mode fonctionnel. Quelques techniques de test de type SBAST ont été développées pour réduire cette chute de tension. Mais un aspect particulier a été négligé dans la littérature, à savoir l’impact de la variation d’impédance du réseau de distribution d’alimentation (PDN, Power Delivery Network) sur les tests de type délai. Ce projet de maîtrise présente une nouvelle technique de test SBAST, nommée (OCAS, One Clock Alternated Shift) pour minimiser l’impact potentiel de la variation d’impédance du réseau de distribution d’alimentation. La stratégie derrière cette nouvelle technique est d’imiter autant que possible le signal d’horloge du mode fonctionnel. Le but de cette imitation est d’obtenir des conditions de distribution d’alimentation similaires à celle du mode fonctionnel pour protéger le circuit en mode test contre les variations de Vdd dues aux variations d’impédance. Comme cas d’étude, nous considérons la variation d’impédance du PDN qui peut se produire avec les circuits intégrés 3D avec la variation du nombre de puces du circuit sous test (CUT, Circuit Under Test). Les résultats des simulations HSPICE montrent que la technique OCAS est moins sensible à une telle variation d’impédance et qu’elle surpasse les principales techniques existantes de SBAST. De plus, les résultats de la couverture des pannes de transition de la technique OCAS obtenue avec les outils (ATPG, Automatic Test Pattern Generation) sont fort acceptables. Cependant, le nombre de vecteurs de test nécessaires pour y parvenir sont plus élevés, en raison des limitations de ces outils.
Date8 août 2017
langue originaleFrançais
Établissement diplômant
  • École de technologie supérieure
SuperviseurClaude Thibeault (Directeur(-trice))

Mots-clés

  • Impédance électrique. Électricité Distribution. Circuits intégrés Essais. Circuits intégrés tridimensionnels. Électricité Distribution Modèles mathématiques. balayage
  • delai
  • fonctionnel
  • horloge
  • mode
  • nominal
  • signal test
  • vitesse
  • circuit intégré 3D
  • mode fonctionnel
  • mode structurel
  • ATPG

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