Stratégies facilitant les tests en pré-certification pour la robustesse à l'égard des radiations

Résumé

Les effets des radiations cosmiques sur l'électronique embarquée préoccupent depuis quelques décennies les chercheurs intéressés par la robustesse des circuits intégrés. Plusieurs recherches ont été menées dans cette direction, principalement pour les applications spatiales où l’environnement de leur déploiement est hostile. En effet, ces environnements sont denses en termes de particules qui, lorsqu’elles interagissent avec les circuits intégrés, peuvent mener à leur dysfonctionnement, voir même à leur destruction. De plus, les effets des radiations s’accentuent pour les nouvelles générations des circuits intégrés où la diminution de la taille des transistors et l’augmentation de la complexité de ces circuits augmentent la probabilité d’apparition des anomalies et par conséquence la croissance des besoins de test. L’expansion de l’électronique grand public (commercial off-the-shelf, COTS) et l’adoption de ces composants pour des applications critiques comme les applications avioniques et spatiales incitent également les chercheurs à doubler les efforts de vérification de la fiabilité de ces circuits. Les COTS, malgré leurs meilleures caractéristiques en comparaison avec les circuits durcis tolérants aux radiations qui sont coûteux et en retard en termes de technologie utilisée, sont vulnérables aux radiations. Afin d’améliorer la fiabilité de ces circuits, une évaluation de leur vulnérabilité dans les différents niveaux d’abstraction du flot de conception est recommandée. Ceci aide les concepteurs à prendre les mesures de mitigation nécessaires sur le design au niveau d’abstraction en question. Enfin, afin de satisfaire les exigences de tolérance aux pannes, des tests très coûteux de certification, obtenus à l’aide de bombardement de particules (protons, neutrons, etc.), sont nécessaires. Dans cette thèse, nous nous intéressons principalement à définir une stratégie de pré-certification permettant d’évaluer d’une façon réaliste la sensibilité des circuits intégrés face aux effets des radiations afin d’éviter d’envoyer des circuits non robustes à la phase très coûteuse de la certification. Les circuits ciblés par nos travaux sont les circuits intégrés programmables par l’usager (FPGA) à base de mémoire SRAM et le type de pannes ciblées, causées par les radiations, est les SEU (single event upset) consistant à un basculement de l’état logique d’un élément de mémoire à son complémentaire. En effet, les FPGA à base de mémoire SRAM sont de plus en plus demandés par la communauté de l’aérospatial grâce à leurs caractéristiques de prototypage rapide et de reconfiguration sur site mais ils sont vulnérables face aux radiations où les SEU sont les pannes les plus fréquentes dans les éléments de mémoire de type SRAM. Nous proposons une nouvelle approche d’injection de pannes par émulation permettant de mimer les effets des radiations sur la mémoire de configuration des FPGA et de générer des résultats les plus fidèles possibles des résultats des tests de certification. Cette approche est basée sur la considération de la différence de sensibilité des éléments de mémoire de configuration lorsqu’ils sont à l’état '1' et à l’état '0', observée sous des tests accélérés sous faisceaux de protons au renommé laboratoire TRIUMF, dans la procédure de génération des séquences de test dans le but de mimer la distribution des pannes dans la mémoire de configuration. Les résultats des expérimentations de validation montrent que la stratégie proposée est efficace et génère des résultats réalistes. Ces résultats révèlent que ne pas considérer la différence de sensibilité peut mener à une sous-estimation de la sensibilité des circuits face aux radiations. Dans la même optique d’optimisation de la procédure d’injection des pannes par émulation, à savoir le test de pré-certification, nous proposons une méthodologie permettant de maximiser la détection des bits critiques (bits provoquant une défaillance fonctionnelle s’ils changent d’état) pour un nombre bien déterminé de SEU (qui est le modèle de pannes adopté) ou de maximiser la précision de l’estimation de nombre des bits critiques. Pour ce faire, une classification des bits de configuration en différents ensembles est tout d’abord mise en oeuvre, selon leur contenu, les ressources qu’ils configurent et leur criticité. Ensuite, une évaluation de la sensibilité de chaque ensemble est accomplie. Enfin, la priorisation d’injection des pannes dans les ensembles les plus sensibles est recommandée. Plusieurs scénarios d’optimisation d’injection des pannes sont proposés et les résultats sont comparés avec ceux donnés par la méthode conventionnelle d’injection aléatoire des pannes. La méthodologie d’optimisation proposée assure une amélioration de plus de deux ordres de grandeur. Une dernière approche facilitant l’évaluation de la sensibilité des bits configurant les LUT (look up table) de FPGA, les plus petites entités configurables du FPGA permettant d’implémenter des fonctions combinatoires, utilisés par un design est présentée. Elle permet l’identification facile et sans coût en termes d’utilisation du matériel ou d’outils externes des bits des LUT. L’approche proposée est simple et efficace, offrant une couverture de pannes de 100 % et applicable aux nouvelles générations des FPGA de Xilinx. Les approches proposées contribuent à répondre aux exigences du cahier des charges de cette thèse et à achever les objectifs définis. Le réalisme et la maximisation de l’estimation de la vulnérabilité des circuits sous test offerts par les nouvelles approches assurent le développement d’une stratégie de test en pré-certification efficace. En effet, la première approche d’injection de pannes considérant la différence de sensibilité relative des éléments de mémoire selon leur contenu génère des résultats donnant une erreur relative atteignant 3.1 % quand comparés aux résultats obtenus à TRIUMF alors que l’erreur relative donnée par la comparaison des résultats d’une injection conventionnelle aléatoire de pannes avec ceux de TRIUMF peut atteindre la valeur de 75 %. De plus, l’application de cette approche à des circuits plus conventionnels montre que 2.3 fois plus d’erreurs sont détectées en comparaison avec l’injection aléatoire des pannes. Ceci suggère que ne pas considérer la différence de sensibilité relative dans la procédure d’émulation peut mener à une sous-estimation de la sensibilité du design face aux radiations. Les résultats de la deuxième approche proposée ont été aussi comparés aux résultats d’une injection aléatoire de pannes. L’approche proposée, maximisant le nombre des bits critiques inversés, permet d’atteindre un facteur d’accélération de 108 de la procédure d’injection des pannes en comparaison à l’approche aléatoire. Elle permet aussi de minimiser l’erreur d’estimation du nombre des bits critiques pour atteindre une valeur de ±1.1 % calculée pour un intervalle de confiance de 95 % tandis que la valeur d’erreur d’estimation des bits critiques générée par l’approche aléatoire d’injection des pannes pour le même intervalle de confiance peut atteindre ±8.6 %. Enfin, la dernière approche proposée d’injection de pannes dans les LUT se distingue des autres approches disponibles dans la littérature par sa simplicité tout en assurant une couverture maximale de pannes de 100 %. En effet, l’approche proposée est indépendante des outils externes permettant d’identifier les bits configurant les LUT qui sont obsolètes ou ne supportent pas les nouvelles générations des FPGA. Elle agit directement sur les fichiers générés par l’outil de synthèse adopté.

Date	30 nov. 2016
langue originale	Français
Établissement diplômant	École de technologie supérieure
Superviseur	Claude Thibeault (Directeur(-trice)), Yves Blaquière (Codirecteur(-trice)) & Raoul Velazco (Codirecteur(-trice))